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1. 서 론

반도체 소자의 발전은 단위면적당 트렌지스터의 수로 표현되는 무어의 법칙을 따라 발전을 거듭하고 있으며, 전자 부품의 실장을 위한 솔더 범프 피치(solder bump pitch)의 미세화도 전자기기의 발전과 더불어 지속되고 있다 [1]. 반도체 웨이퍼에서는 이미 TSV(through silicon via) 및 Cu pillar 솔더 범프(solder bump) 공정기술이 적용되어 3차원 적층 및 선폭 미세화에 대응하고 있으며, 이러한 Si 칩(chip)은 기판과 연결하는 BGA(ball grid array) 기술을 통해 전자부품에 활용되고 있다 [2]. 통상 BGA 기술은 마이크로 볼(microball)을 적절한 위치에 배치시켜 접합하는 기술로 100 µm 이하의 ball size에 대한 공정 대응에 어려움이 있다. 본 연구는 향후 미세화될 범프 피치에 효과적으로 대응할 수 있도록 도금공정을 이용하여 Sn 솔더 범프를 제작하고, 도금 직후 및 리플로우 공정 후의 미세조직 변화를 EBSD(electron backscattered diffraction) 및 TEM(transmission electron microscopy)을 통해 분석한 결과를 담고 있다. 특히 EBSD 측정을 통한 솔더층의 결정학적 미세조직은 EM(electromigration) 신뢰성과 관련되어 있으며, Sn 결정립의 c축과 평행하거나 결정립이 조대한 경우에 EM 결함이 나타나는 것으로 알려져 있다. 또한 씨드층과 리플로우를 통해 만들어지는 금속간 화합물은 용융되어 다시 응고되는 솔더층의 결정배향에 영향을 주는 것으로 나타나, 이러한 솔더층과 하부 UBM(under bump metallurgy)과의 금속간 화합물에 대한 분석도 필요할 것으로 판단된다. 따라서, EBSD와 TEM 측정을 통해 도금공정을 통해 제작된 솔더 범프의 결정학적 미세조직 및 금속 간 화합물의 특징을 분석하고자 한다 [3-6]. 이러한 솔더 도금공정을 통한 접합기술은 이미 Si 기판상의 Cu 필라 범프 제작에 활용되어 오고 있으며, 향후 미세화된 PCB 제조공정에서도 도금공정이 적용될 수 있을 것으로 기대된다 [7-9].

2. 실험 방법

Sn 솔더 범프 제작을 위해 PCB(printed circuit board) 기판의 metal wiring 상에 기존의 마이크로 볼을 얹기 위해 형성된 SR 패턴을 그대로 사용하여 기존 공정과의 호환성을 높이고자 하였다. 전체 기판에 통전성을 확보하기 위해 구리 씨드층은 스퍼터링을 통해 증착하였다. 이후, SR 패턴만으로는 Sn 도금시 mushroom 형태로 퍼져서 도금이 진행되기 때문에 패턴 간의 Sn 도금 부피의 정확한 제어가 어려울 수 있으므로, SR 패턴 높이보다 두꺼운 Sn 도금시에도 비교적 정확한 두께 산포를 확보하기 위해 SR 위에 다시 DFR(dry film resistor)을 코팅하고 이를 다시 패터닝하였다. 그림 1에서는 솔더 도금공정 전의 최종 PCB 패턴 상태의 단면분석 사진 및 모식도를 나타내었다.

Fig. 1.

Cross-sectional and plane-view images of the PCB pattern used in this experiment (a) A sample was prepared by adding seed sputter deposition and DFR (dry film resistor) coating and patterning on the PCB substrate on which SR (solder resistor) patterning was formed on the final metal wiring. (b) Cross-sectional SEM image, and (c) top view image were shown for the real sample.

그림 2는 전체 공정 모식도를 나타낸 것으로 종래 SR 패터닝된 기판상에 구리 씨드층 증착 및 DFR 패터닝이 추가되며, 이후 Sn 도금후에는 DFR stripping 및 불필요한 Cu 씨드층 제거를 위한 에칭 공정이 추가됨을 알 수 있다.

Fig. 2.

Schematic diagram of the overall process. DFR patterning is performed on the SR pattern on which the copper seed layer is deposited, and the patterns are filled through a Sn electroplating. After DFR stripping, the bump shape is formed through reflow treatment.

도금에 필요한 PCB 기판은 삼성전기에서 제작하였으며, 도금액은 MSA(methane sulfonic acid)에 기반한 상용 제품을 사용하였다. Sn 도금은 전류밀도 1 ASD (A/dm²)로 75분간 진행하였으며, DFR 제거 후 240 °C, 90 sec간 수소분위기하에서 리플로우 열처리를 진행하였다. 표면 및 단면 형상 관찰을 위해 FESEM(field emission scanning electron microscopy, FEI Inspect F50)을 사용하였으며, 미세조직 분석을 위한 EBSD(electron backscattered diffraction) 측정을 위해 EDAX사의 Hikari XP EBSD 카메라가 장착된 FESEM 장치를 이용하여 EBSD 미세조직 분석을 진행하였다 [9,10]. 고분해능 미세조직 분석을 위해 Thermo Fisher Scientific사의 FE-STEM(field emission scanning transmission electron microscopy, Talos F200X)를 사용하였으며, 동사의 FIB (focused ion beam, Scios2) 장비를 통해 TEM 시료준비를 진행하였다.

3. 결과 및 고찰

삼성전기에서 제작한 PCB 패턴상에 동아대에서 제작한 도금장치를 이용하여 Sn 도금 시료를 제작하였으며, 도금 시간에 따라 차오르는 형상을 비교하고, 리플로우 후의 형상을 관찰하였다. 그림 3은 도금시간 15, 30, 45, 75분의 4단계로 도금한 결과를 각각 나타내었다. 비교적 conformal하게 차오르는 것을 알 수 있으며, 리플로우 처리 후에 15분 도금한 시료에서는 아래로 꺼져 오목한 것이 관찰되며 Sn 도금량이 증가함에 따라 위로 볼록해짐을 알 수 있다. 이전의 Cu 필라 범프에서 상부의 솔더 영역이 하부의 Cu 필라의 직경에 의존하여 부분구 형태의 truncated sphere형상을 갖는 것과 마찬가지로, PCB 솔더 범프에서도 SR 패턴상에 증착된 Cu 씨드층의 영역을 따라 리플로우 후의 Sn이 부분구 형상을 띄는 것으로 나타나며, 그림 3(a)에서의 15분 도금한 경우에서는 Cu 씨드층의 존재 영역에 비해 Sn 도금층의 부피가 적은 경우에는 아래로 오목하게 되는 것을 알 수 있다 [9,11,12]. 이 경우에는 truncated sphere형상에서 다소 벗어나는 것을 확인하였다. 그림 4는 1 ASD 전류밀도 조건에서 75분간 도금한 시료에 대해 리플로우 열처리 전후의 단면 EBSD 미세조직 분석한 결과를 나타내었다. 리플로우를 통해서 Sn층의 미세 조직이 보다 미세해진 것을 알 수 있으며, 특히 Sn/Cu 계면에 IMC (intermetallic compound) 층이 형성된 것을 알 수 있었으며, 대부분 Cu₆Sn₅ 결정구조를 나타낸 것으로 상분석을 통해 확인되었다. EBSD 측정결과는 Cu, Sn, Cu₆Sn₅에 대해 각 상의 IPF (inverse pole figure)를 나타내었으며, 가장 오른쪽 그림에는 각 상의 분포를 색으로 표시하였다. 실제 Cu-Sn 계면에 형성되는 IMC층은 보통 Cu₆Sn₅가 scallop형태로 형성되며 Cu와 가까운 부분에 Cu₃Sn층이 layer 형태로 나타나는 것으로 알려져 있다. 하지만 Cu₃Sn층은 EBSD 측정에서는 잘 관찰이 되지 않았으며, 이를 분석하기 위해 TEM 측정을 진행하였다. 그림 5에서는 Cu/Sn 계면에서의 시료를 채취하여 TEM 명시야상(bright field image)을 측정한 결과를 나타내고 있으며, 하얀색으로 구획된 정사각형 영역에 대해 HAADF-STEM (high-angle annular dark-field scanning transmission electron microscopy) 이미지와 EDS(energy-dispersive X-ray spectroscopy)를 통해 Cu/Cu₃Sn/Cu₆Sn₅/Sn 영역을 확인한 결과를 정리하여 나타내었다. 명시야상에서 붉은색 화살표로 나타낸 바와 같이 상당수의 sub-micron 혹은 나노 스케일의 미세한 void가 형성된 것을 알 수 있는데, 이는 Sn 도금시에 형성된 vacancy 및 void가 리플로우 과정에서 agglomeration이 일어나 응집되어 커졌기 때문으로 판단되며, 확산에 의해 나타나는 계면의 원자 확산계수 차이에 의해 나타나는 Kirkendall void와는 달리 입내에 형성된 것이 다수 발견되며 그 경우에 최소 표면적을 갖는 정원에 가까운 형상을 나타내는 것을 알 수 있다. EDS 분석 및 HAADF-STEM 분석결과에서 Cu/IMC 영역의 차이를 확실히 확인할 수 있었으며, Cu₃Sn층은 layer형태로 서로 연결된 것을 알 수 있다. 반면에 Cu₆Sn₅가 scallop형태로 리플로우 공정시에는 액상의 Sn 내부로 매우 크게 형성된 것을 알 수 있었다. 주목할 점은 Sn 영역 내부가 뿌옇게 미세한 입자들이 분포한 것을 알 수 있는데, 이에 대해서는 추후에 다시 논의하고자 한다.

Fig. 3.

Plane-view, tilt and cross-section images of each bump immediately after electroplating and after reflow treatment according to plating time under 1 ASD using MSA-based commercial plating solution. (a) 15 min, (b) 30 min, (c) 45 min, and (d) 75 min.

Fig. 4.

Cross-sectional FIB milling and EBSD measurement results before (top) and after (bottom) reflow treatment for the solder bump sample.

Fig. 5.

TEM BF (bright field) image at the Cu/Sn interface of a solder bump sample and its HAADF-STEM (high-angle annular dark-field scanning transmission electron microscopy) image and EDS (energy-dispersive X-ray spectroscopy) mapping results of Cu/Cu₃Sn/Cu₆Sn₅/Sn area for a white square area of the BF image. Arrows in red indicate voids formed by vacancy accumulation.

그림 6은 고분해능 TEM 분석을 진행한 결과로 각각 Cu/Cu₃Sn 계면과 Cu₃Sn/Cu₆Sn₅을 관찰한 결과를 나타내었다. 두 경계면 모두 특정 방향의 관계를 갖기 보다는 곡면 형태의 경계를 갖는 것으로 나타났는데, 이는 Cu 다결정 구조(polycrystalline structure)에 기인하는 것으로 생각되며, 추후 단결정 Cu에서의 분석을 진행하면 Cu-IMC 및 IMC간의 결정방위의 coherency를 관찰할 수 있을 것으로 기대된다. Cu₃Sn 화합물 층의 경우에 수십 nm 정도의 결정립 크기를 갖는 것으로 나타나 실제 EBSD 분석이 어려움을 짐작할 수 있었다.

Fig. 6.

High resolution TEM images near Cu₃Sn/Cu₆Sn₅ and Cu₃Sn/Cu domain boundaries. (a) High magnification TEM image of a part of the sample in Fig. 5, (b) lattice image of Cu₃Sn/Cu₆Sn₅ boundary, and (c) lattice image of Cu₃Sn/Cu boundary.

그림 7은 앞서 그림 5에서 Sn 영역의 미세한 입자들을 보다 고배율에서 관찰한 결과로, EDS 분석을 통해 입자가 있는 영역에서 Cu 농도가 Cu₆Sn₅ 화합물의 농도와 거의 비슷한 것을 알 수 있다. 이는 리플로우 공정시 화합물 근처에서 Cu의 용해가 일어나 액상의 Sn에 용해되어 들어가기 때문으로 판단되는데, 열역학적 데이터베이스를 참고하면 리플로우 공정이 일어나는 온도에서 Cu가 약 1.7 wt%의 용해도를 가지는 것으로 확인되었다. 이러한 용해된 Cu가 고상으로 되는 공정반응(eutectic reaction)을 통해 고상의 Sn과 Cu₆Sn₅ 화합물이 석출되는 경우에 예상되는 부피 분율을 계산하였다. 이 때, Cu₆Sn₅의 밀도는 8.26 g/cm³으로 Sn과 Cu 밀도(ρ_Sn: 7.27 g/cm³, ρ_Cu: 8.96 g/cm³)의 중간값 정도가 되는 것을 알 수 있는데, Cu의 용해도 1.7 wt%에 석출되는 Cu₆Sn₅의 부피 분율은 약 4.7%로 계산된다 [13-15]. 하지만, 그림 7(a)의 TEM 측정결과를 바탕으로 Cu₆Sn₅의 부피 분율을 측정한 결과에서는 10% 정도로 측정되었으며, 이는 예상한 값과 2배 정도의 큰 차이를 나타내는데, 이에 대해서는 TEM 이미지상의 번짐 현상으로 인해 정확한 이미지 처리가 어려웠던 점이 있었으며, 그럼에도 2배 정도의 큰 차이를 나타낸 것은 실제 용해 공정의 온도가 높았거나 아니면 평형상이 아닌 과용해 상태에서 Cu의 용해가 진행되었을 가능성이 있을 것으로 추정한다. 이러한 범프가 놓여지는 하부 UBM (under bump metallurgy)의 구조는 도금방법을 이용하면 수월하게 범프 패턴 내부에 니켈, 코발트, 이리듐 등의 다양한 하부 금속 박막을 전착하는 것이 가능하기 때문에 이러한 박막이 상부 리플로우 후에 형성되는 UBM과 Sn 사이의 금속간 화합물 및 Sn의 결정학적 미세구조 형태에 미치는 영향에 대해서는 향후 관련 연구가 추가로 진행될 필요가 있을 것으로 판단된다 [6].

Fig. 7.

TEM and EDS measurement results of Cu₆Sn₅ and Sn phases and its image analysis for calculating the phase fraction. (a) Cu₆Sn₅ phase precipitated by eutectic reaction in Sn phase, (b) EDS mapping results, (c) picture showing only Cu₆Sn₅ region in the Sn phase through filtering by image processing using ImageJ software, and (d) schematic diagram of solder bump showing compounds, Cu and Sn phases.

4. 결 론

전자부품의 소형화 및 경량화는 실리콘 칩과더불어 이를 탑재하는 PCB 기판의 미세화를 요구하고 있다. 현재 솔더 범프에 사용되고 있는 마이크로 볼을 100 µm 이하의 미세 패턴에 적용하는데 어려움이 있는 것으로 판단되며, 도금 공정을 통해 이러한 마이크로 볼 공정을 대체하는 방법이 연구되고 있다. 본 연구는 도금공정을 통해 적절한 부피의 Sn 도금층을 형성하고, 이를 리플로우 공정을 통해 부분구 형상의 솔더 범프형상을 확보하는 것이 가능함을 확인할 수 있었으며, 리플로우 전후 공정에서의 미세조직 변화를 관찰하였다. 특히 리플로우 공정 후의 미세조직에 대해서 고분해능 TEM분석을 통해 금속간 화합물과 Cu, Sn간의 경계면 형성에 대한 분석을 진행할 수 있었다. Cu/Cu₃Sn 계면의 경우 EBSD 분석이 어려웠던 이유로 Cu₃Sn의 결정립 크기가 수십 nm 수준으로 작았기 때문으로 확인되었으며, Cu₃Sn/Cu₆Sn₅의 계면은 다결정질로 인해 정확한 계면 coherency를 관찰하기는 어려웠지만, 완만한 곡면을 가지고 있음을 확인하였다. 이는 추후 단결정 시료를 통해 보다 확실한 계면분석을 통해 재확인하는 것이 필요할 것으로 판단되었다. 향후 본 도금공정을 통해 추후 100 µm 이하의 솔더 범프를 PCB상에서 안정적으로 제작할 수 있을 것으로 기대된다.

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